Vor Ort
Merkzettel Warenkorb
  • Produktbild: Einführung in den VLSI-Entwurf
  • Produktbild: Einführung in den VLSI-Entwurf

Einführung in den VLSI-Entwurf

Aus der Reihe Leitfäden und Monographien der Informatik

49,95 €

inkl. gesetzl. MwSt., Versandkostenfrei

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

01.10.1989

Abbildungen

mit 25 Abbildungen

Verlag

Vieweg & Teubner

Seitenzahl

352

Maße (L/B/H)

23,5/15,5/2 cm

Gewicht

545 g

Auflage

1989

Sprache

Deutsch

ISBN

978-3-519-02273-2

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

01.10.1989

Abbildungen

mit 25 Abbildungen

Verlag

Vieweg & Teubner

Seitenzahl

352

Maße (L/B/H)

23,5/15,5/2 cm

Gewicht

545 g

Auflage

1989

Sprache

Deutsch

ISBN

978-3-519-02273-2

Herstelleradresse

Vieweg+Teubner Verlag
Abraham-Lincoln-Straße 46
65189 Wiesbaden
DE

Email: ProductSafety@springernature.com

Ein neues Kapitel für Ihre Bücher

Ein neues Kapitel für Ihre Bücher

Schenken Sie Ihren alten Schätzen ein zweites Leben: Einfach Barcode scannen, Versandetikett ausdrucken, Bücher verschicken und Thalia Geschenkkarte erhalten.

Jetzt verkaufen
Jetzt verkaufen

Kundinnen und Kunden meinen

0 Bewertungen

Informationen zu Bewertungen

Zur Abgabe einer Bewertung ist eine Anmeldung im Konto notwendig. Die Authentizität der Bewertungen wird von uns nicht überprüft. Wir behalten uns vor, Bewertungstexte, die unseren Richtlinien widersprechen, entsprechend zu kürzen oder zu löschen.

Die Bewertungen sind nach Format, Anzahl Sterne und Datum sortiert.

Verfassen Sie die erste Bewertung zu diesem Artikel

Helfen Sie anderen Kund*innen durch Ihre Meinung

Kundinnen und Kunden meinen

0 Bewertungen filtern

Weitere Artikel finden Sie in
  • Produktbild: Einführung in den VLSI-Entwurf
  • Produktbild: Einführung in den VLSI-Entwurf
  • Die Erfindung des Transistors.- Wieso systematisches Entwerfen ?.- Rechnergestützter Entwurf.- Regularität und Hierarchie.- 1 MOS Basiszellen.- 1.1 MOS-Transistoren.- 1.1.1 Physikalische Realisierung eines Transistors.- 1.1.2 Leitfähigkeit der MOS Transistoren.- 1.2 CMOS Basiszellen.- 1.2.1 CMOS Schalter.- 1.2.2 Inverter (Nicht-Gatter).- 1.2.3 NAND-Gatter.- 1.2.4 NOR-Gatter.- 1.2.5 Mischgatter.- 1.2.6 Multiplexer.- 1.2.7 Flipflops.- 1.3 (Pseudo) nMOS Logik.- 1.4 Aufgaben.- 2 Entwurfsebenen und Verhaltensmodelle.- 2.1 Einführung.- 2.2 Hierarchie und Entwurfsebenen.- 2.2.1 Hintergrund.- 2.2.2 Der hierarchische Entwurf.- 2.2.3 Entwurfsebenen und Verhaltensmodelle.- 2.2.4 Das Transistormodell.- 2.2.5 Das Schaltermodell.- 2.2.6 Das Gatter-Modell.- 2.2.7 Die Register-Transfer Ebene.- 2.3 ASIC.- 2.3.1 Der Semi-Custom Entwurf.- 2.3.2 Die Entwurfsstile.- 2.3.3 Hardware- und Software-Komponenten.- 2.3.4 Ablauf eines Entwurfs.- 2.3.5 Der Einsatz von ASIC’s.- 3 Entwurf komplexer Schaltungen.- 3.1 Einführung.- 3.2 Ein Netzkalkül für integrierte Schaltungen.- 3.3 Beispiel: Entwurf einer einfachen ALU.- 3.4 Beispiel: Entwurf schneller Addierer.- 3.5 Beispiel: Entwurf schneller Multiplizierer.- 3.6 Aufgaben.- 4 Krause Logik.- 4.1 Problemstellung einer Ampelsteueranlage.- 4.2 Beschreibung krauser Logik.- 4.2.1 Endliche Automaten.- 4.2.2 Logikbeschreibung der Ampelanlage.- 4.2.3 Übersetzung in boolesche Ausdrücke.- 4.3 PLA-Realisierung endlicher Automaten.- 4.3.1 Programmierbare logische Felder.- 4.3.2 PLA für die Ampelsteueranlage.- 4.3.3 Aufgaben.- 4.4 Test von PLA’s.- 4.4.1 Das Fehlermodell.- 4.4.2 Entwurf von leicht testbaren PLA’s.- 4.4.3 Ein vollständiger Test.- 4.4.4 Aufgaben.- 4.5 Abänderbare PLA’s.- 4.5.1 Aufgaben.- 4.6 Weinberger Arrays.- 4.6.1 Aufgaben.- 5 Rechnergestützte Analyse.- 5.1 Einführung.- 5.2 Strukturanalyse.- 5.3 Verhaltensanalyse.- 6 Rechnergestützte Synthese in Semi-Custom Systemen.- 6.1 Plazierung bei Gate-Arrays und Standardzellen.- 6.1.1 Minimierung der max. Netzdichte innerhalb der Zeilen.- 6.1.2 Minimierung der max. Netzdichte zwischen den Zeilen.- 6.1.3 Weitere Plazierungstechniken.- 6.2 Globales Verdrahten bei Standardzellen und Gate-Arrays.- 6.3 Plazierung im Makrozellen- und Sea-of-Gates Konzept.- 6.4 Globales Verdrahten bei Makrozellen und Sea-of-Gates.- 6.5 Lokales Verdrahten.- 6.5.1 Labyrinthrouter und Liniensuchalgorithmen.- 6.5.2 Channelrouter.- 7 Syntheseverfahren bei logisch topologischen Netzen.- 7.1 Datenstrukturen für logisch topologische Netze.- 7.1.1 Darstellung durch abstrakte Syntaxbäume.- 7.1.2 Darstellung durch erweiterte planare Graphen.- 7.2 Generierung der Stromversorgung.- 7.2.1 Generierung der Topologie.- 7.2.2 Dimensionierung der Leiterbreiten.- 7.3 Schichtzuweisung an die Verbindungswege.- 7.3.1 Anforderungen an die Schichtzuweisung.- 7.3.2 Zusammenfassung der bekannten Resultate.- 7.3.3 Strukturelle Eigenschaften von CVM2.- 7.3.4 CVM2 bei vorgegebener Spannungsversorgung.- 7.3.5 Heuristischer Algorithmus zu CVM2.- 7.4 Lokale Plazierung und Verdrahtung.- 7.4.1 Kanalverdrahtung in einer Schicht.- 7.4.2 Verallgemeinerungen auf mehrere Lagen.- 7.4.3 Optimale Plazierung für Einschichtkanalverdrahtung.- 7.4.4 Bestimmung ausgeglichener Plazierungen.- 7.4.5 Optimieren des Zusammenbauschrittes.- 7.4.6 Aufgaben.- 8 Ausnutzung der Hierarchie.- 8.1 Hierarchische Verfahren.- 8.2 Eine hierarchische Darstellung.- 8.3 Kontextfreie bottom-up Verfahren.- 8.4 Kontextsensitive bottom-up Verfahren.- 8.4.1 Schichtzuweisung an systolische Felder.- 8.4.2 Schichtzuweisung an Bitslice Architekturen.- 8.5 Verfeinernde Verfahren.- 8.6 Über die Güte hierarchischer Verfahren.- 8.7 Weitere Beispiele hierarchischer Verfahren.- 8.8 Aufgaben.- Literatur.