Low Power and High Performance Array Multiplier Design and Analysis
-
- Englisch ausgewählt
43,99 €
UVP
49,00 €
inkl. gesetzl. MwSt.,
Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
09.12.2011
Verlag
LAP LAMBERT Academic PublishingSeitenzahl
68
Maße (L/B/H)
22/15/0,5 cm
Gewicht
119 g
Auflage
1. Auflage
Sprache
Englisch
ISBN
978-3-8473-1031-0
Arithmetic circuits, like adders and multipliers, are one of the basic components in the design of communication circuits. In fact 8.72% of all instructions in a typical scientific program are multiplies. The multiplier is a fairly large block of a computing system. Multiplier is not only a high-delay block but also a significant source of power dissipation. That's why, if one also aims to minimize power consumption, it is of great interest to identify the techniques to be applied to reduce delay by using various delay optimizations. Array architecture is a popular technique to implement the multipliers due to its compact structure. In this book, six array multiplier circuits using different AND cells and XOR gates have been designed, simulated, analyzed and compared. This analysis should help shed some light on the low power and high throughput 2×2 array multiplier cells and should be especially useful for post graduate students and research scholars working in low power VLSI circuit design field.
Ein neues Kapitel für Ihre Bücher
Ein neues Kapitel für Ihre Bücher
Schenken Sie Ihren alten Schätzen ein zweites Leben und erhalten dafür eine Thalia Geschenkkarte.
Noch keine Bewertungen vorhanden
Verfassen Sie die erste Bewertung zu diesem Artikel
Helfen Sie anderen Kundinnen und Kunden durch Ihre Meinung.
Kurze Frage zu unserer Seite
Vielen Dank für Ihr Feedback
Wir nutzen Ihr Feedback, um unsere Produktseiten zu verbessern. Bitte haben Sie Verständnis, dass wir Ihnen keine Rückmeldung geben können. Falls Sie Kontakt mit uns aufnehmen möchten, können Sie sich aber gerne an unseren Kund*innenservice wenden.
zum Kundenservice